据大半导体产业网12月25日消息，美国Cadence正式宣布其第三代通用小芯片互连（Universal Chiplet Interconnect Express, UCIe）IP 解决方案。该方案已成功于台积电的N3P先进制程技术上完成投片。UCIe是一项适用于芯粒间高速互联的通用互联规范，新IP在标准封装下实现了3.6Tbps/mm的边缘带宽密度，在先进封装下能进一步达到21.08Tbps/mm。此外，为缩短客户的产品上市时间并降低整合门槛，Cadence的UCIe IP提供了极高的灵活性，不仅能与多种主流介面协定无缝衔接，还提供跨供应商小芯片生态系统的互操作性，确保在异构多芯片环境中依然能稳定运作。这项里程碑不仅标志着每通道速度达到业界领先的64Gbps，更为下一波AI创新奠定了坚实的硬件基础。